Allegro電流傳感器ACS724和ACS780時實(shí)現(xiàn)共模場干擾最小化的技術(shù)

2017-04-05 by:CAE仿真在線來源:互聯(lián)網(wǎng)

使用Allegro電流傳感器ACS724和ACS780時實(shí)現(xiàn)共模場干擾最小化的技術(shù)

簡介

Allegro MicroSystems 電流傳感器 IC 可以分為三大類:需要外部磁芯的傳感器、具有封裝內(nèi)置磁芯的傳感器,以及具有集成載流環(huán)(但無磁芯)的傳感器。最后一類就是具有共模場抑制 (CMR) 功能的傳感器。此應(yīng)用注解將探討 CMR 機(jī)制,并重點(diǎn)介紹如何充分利用此機(jī)制來優(yōu)化電路板設(shè)計和布局。

背景

在使用集成載流環(huán)的 IC 中,載流環(huán)可以產(chǎn)生 IC 能測量的磁場。該磁場通過霍爾效應(yīng)轉(zhuǎn)換成電壓。此霍爾電壓正比于電流大小和方向。圖 1 是特定電流傳感器 IC 引線框產(chǎn)生磁場的示例。在該圖中,箭頭指示通過引線框的電流,色圖描述了 100 A 直流電通過傳感器時產(chǎn)生的磁場。為了表達(dá)清晰,圖中移除了電流源。

圖 1:ACS780 – 電流傳感器引線框磁場

使用配備集成載流環(huán)的 IC 具有很多優(yōu)勢:無需磁芯、基本沒有磁滯、功率低、并且具有較高的溫度精確度。但是,由于不存在磁芯,傳感器容易受到磁體或傳感器 IC 周圍導(dǎo)線電流產(chǎn)生的雜散磁場的影響。為了抑制雜散磁場的出現(xiàn),Allegro 的很多電流傳感器都具有雙霍爾共模抑制方案。霍爾板的布置方式要確保當(dāng)電流通過 IC 集成導(dǎo)體或載流環(huán)時,每個霍爾板感應(yīng)的場極性相反。在圖 1 中,兩個霍爾板的位置用 H1 和 H2 表示?？梢詮膱D中看出,這兩個區(qū)域具有方向相反的磁場。

這是所用 CMR 技術(shù)的基本原理:如果兩個霍爾板的信號相減,然后可以將集成環(huán)引發(fā)的信號求和,這樣就可以抑制來自入射 IC 的任何雜散磁場的共模(單極)信號。簡單舉例,假定每個霍爾板的磁場 ±B 大小相等,方向相反,則:

H1 – H2 ∝ B1 – B2
B – B2 = B – (–B)
B – (–B) = 2 × B

因此,

H1 – H2 ∝ 2 × B

假定兩個霍爾板上具有相等的雜散磁場 Bext,則:

H1 – H2 ∝ B1 – B2
B1 – B2 = (B Bext) – (–B Bext)
(B Bext) – (–B Bext) = 2 × B Bext– Bext
2 × B Bext– Bext= 2 × B

因此,

H1 – H2 ∝ 2 × B

應(yīng)用注解無磁芯霍爾效應(yīng)電流傳感器 IC 采用的共模場抑制技術(shù)更詳細(xì)地介紹了 CMR 技術(shù)的理論和指導(dǎo)方程。此應(yīng)用注解涵蓋的主要技術(shù)是如何設(shè)計和布置這些電流傳感器 IC 的載流軌跡。此外,該應(yīng)用注解提供了最小化其他雜散來源的指南。

臨近電流產(chǎn)生的磁場

為了充分利用這些器件的 CMR 功能,包含 IC 的電路板應(yīng)設(shè)計為兩個霍爾板的外部磁場相同。這有助于最大限度減少載流 PCB 自身產(chǎn)生的外部磁場導(dǎo)致的錯誤。每個載流軌跡的三個主要參數(shù)據(jù)決定了導(dǎo)致 IC 錯誤:與 IC 的距離、載流體的寬度以及它和 IC 之間的角度。圖 2 是 IC 附近載流體布線的示例。器件和導(dǎo)體之間的距離 d 是器件中心與導(dǎo)體中心的距離。電流路徑寬度是 w。器件和電流路徑之間的角度 θ 是指連接兩個霍爾板的直線與電流路徑垂直線的夾角。

圖 2:具有臨近電流路徑的 ACS780(從傳感器底部觀察)

兩個霍爾板的位置和方向隨 IC 的不同而有所變化。例如,如圖 3 所示,ACS724 的霍爾板相比 ACS 780 霍爾板旋轉(zhuǎn)了 90°。如果在任何具有 CMR 功能的 Allegro、電流傳感器 IC 附近進(jìn)行電流路徑布線,最好保持 θ 盡可能接近 90°。

圖 3:霍爾板對齊的 ACS724 電流傳感器 IC

如果無法保持 θ 接近 90°,下一個最好的選擇是保持電流路徑與電流傳感器 IC 之間距離 d 盡可能大。假定電流路徑與 IC 的夾角最差,即 θ = 0° 或 180°,方程:

此處,H距離是兩個霍爾板之間的距離, Cf 是 IC 耦合因數(shù)。此耦合因數(shù)隨 IC 不同而變化。ACS780 的耦合因數(shù)是 5 至 5.5 G/A,而其他 Allegro IC 的耦合因數(shù)范圍是 10 至 15 G/A。

誤差估計

等式 1 假定是無限長、無限細(xì)的導(dǎo)線。它沒有考慮載流導(dǎo)體的寬度和厚度。圖 4 是在最差條件方向(θ = 0° 或 180°)計算得出的通過 ACS780 的載流體誤差。該誤差是采用理想等式以及考慮導(dǎo)體寬度和厚度的計算密集方程組計算得出。該圖顯示,計算誤差高于使用理想方程的結(jié)果。因此,方程 1 可用于快速、保守估計誤差。

圖 4:ACS780 使用理想方程 1 與使用軌跡尺寸計算誤差

使用更精確的計算法可以為不同寬度的電流路徑以及器件和電流路徑之間不同的角度計算誤差。對于所有角度和寬度,假定使用 4 盎司規(guī)格銅導(dǎo)體設(shè)定電流軌跡厚度。該圖表明,載流體寬度對誤差有影響,但最大的影響因素是與器件的角度 θ 以及與器件的距離 d。

圖 5:ACS780 計算 4 盎司規(guī)格銅導(dǎo)體軌跡導(dǎo)致的誤差;多軌跡寬度 θ = 0° 和 60°

其他需要考慮的布局原則

如果布置包含具有 CMR 的 Allegro 電流傳感器 IC 的電路板,所有載流路徑的方向和接近性是重要因素,但優(yōu)化 IC 性能還要考慮其他因素?？赡苡绊懴到y(tǒng)誤差的其他雜散場來源包括與 IC 集成載流體相連的軌跡以及臨近永久磁體的位置。

必須小心規(guī)劃電路板與電流傳感器 IC 的連接方式?？赡苡绊懶阅艿某Ｒ婂e誤是:

電流路徑到 IP 管腳的接近角度
電流軌跡在 IC 下面擴(kuò)展得過遠(yuǎn)

接近角度

使用 Allegro 電流傳感器 IC 的一個常見錯誤是使用不良的電流引入角度。圖 6 是電流軌跡接近 IC 的示例(此處是 ACS724)。此圖顯示 IP和 IP– 的軌跡。淺綠色區(qū)是進(jìn)入 IP的理想接近區(qū)。該區(qū)域范圍是 0° 至 85°。該規(guī)則同樣適用于 IP– 軌跡。

該區(qū)域的限制是為了防止載流軌跡影響到可能導(dǎo)致 IC 輸出誤差的任何雜散場。如果與 IP相連的電流軌跡在該區(qū)域外部,則必須按上述方式處理(臨近電流路徑導(dǎo)致的磁場)。

圖 6:ACS724 電流軌跡接近 – θ 的理想范圍是 0° 至 85°。此范圍很可能與其他 Allegro 電流傳感器 IC 不同。

在IC 下面擴(kuò)展

另一個常見錯誤是電流軌跡與 IP 管腳距離過遠(yuǎn)。根據(jù)器件的不同,這可能導(dǎo)致兩種不同的問題。如果是采用 SOIC 和類似封裝的器件,這可能導(dǎo)致 IC 上產(chǎn)生雜散場,使性能降低。如果采用 LR 封裝,由于 IP 總線較大并且暴露在外,在封裝下面過遠(yuǎn)布線可能改變通過 IP 總線的電流路徑,從而改變器件的性能。下面章節(jié)將更詳細(xì)地介紹對 LR 封裝的影響。

對于雜散場而言,如果電流軌跡以一定的角度進(jìn)入 IP 總線,問題會更加嚴(yán)重。如果發(fā)生這種情況,電流實(shí)際在部件下面流過,背向 IP管腳,然后向上通過 IP管腳。改變的電流路徑可能會導(dǎo)致雜散場產(chǎn)生,降低 IC 精度。禁止在器件下面擴(kuò)展至 IP管腳的電流軌跡就可以防止這種情況。

圖 7:ACS724 在 IC 下擴(kuò)展– 電流軌跡在 IC 下面過遠(yuǎn),改變了電流路徑,降低了精度

永磁體影響

如果永久磁鐵靠近電流傳感器 IC,磁鐵導(dǎo)致的雜散場也會影響 IC 性能。一般情況下,來自磁鐵的雜散場可能隨磁體的不同而變化極大。它取決于磁鐵尺寸、材料、磁化方向以及其他很多因素。如果可以調(diào)整電流傳感器,使霍爾板垂直于磁體(如圖 8 所示),則可以將這些雜散場的影響降至最小。

圖 8:具有臨近永磁體最優(yōu)方向的 ACS780

LR 封裝特定布局規(guī)則

在IC 下面擴(kuò)展

在 LR 封裝中,載流軌跡在器件下面擴(kuò)展實(shí)際改變了電流通過 IP 總線的路徑。這可能導(dǎo)致 IP 總線與 IC 的耦合因數(shù)發(fā)生變化,并顯著降低器件性能。

使用 ANSYS Maxwell 電磁套件可以模擬電流密度和電流產(chǎn)生的磁場。圖 9 提供兩種不同模擬的結(jié)果。第一種情況是向上引至 IP總線的電流軌跡在所需點(diǎn)終止。第二情況是電流軌跡向 IP總線上方擴(kuò)展過遠(yuǎn)。兩個模擬中的紅色箭頭表示高電流密度的區(qū)域。在沒有過量重疊的模擬中(紅色區(qū)域),電流密度與具有過量重疊的模擬差距巨大。還可以看出,H1 場比沒有過多重疊時更大。這一點(diǎn)用藍(lán)色暗影表示。

圖 9:具有不同電流軌跡和 IP總線

重疊的 ACS780 引線框模擬

如果重疊超過推薦量,也會導(dǎo)致其他問題,例如電流接近角范圍顯著縮小。如果電流軌跡在 IP總線上擴(kuò)展的過大,則會形成對接近角的依賴,即接近角直接影響器件的耦合因數(shù)。避免這種情況的最佳方式是限制電流軌跡的重疊。

圖 10:ACS780 PCB 布局參考圖。進(jìn)行必要的調(diào)整,滿足應(yīng)用工藝要求和 PCB 布局公差和紅色的圈選關(guān)鍵尺寸。

結(jié)論

Allegro MicroSystems 電流傳感器 IC 有很多優(yōu)勢。這些傳感器 IC 的磁滯幾乎為零,而且功耗非常低。與缺少磁芯相伴的一個缺點(diǎn)是容易受到雜散磁場的影響。但是,很多 IC 可以抑制共模磁場。

兩個霍爾板的共模場相等時,CMR 技術(shù)效果最好。我們探討了若干顯著降低兩個霍爾板共模場差值的技術(shù),即如何進(jìn)行外部電流路徑布線與其他優(yōu)化布局技術(shù)。針對電流路徑不能以最有利的方向布線的情況,我們還介紹了誤差估算。我們還探討了一些針對 LR 封裝的布局技術(shù),這是因為必須考慮 LR 的一些特性才能獲得最優(yōu)性能。

總之,本文探討的技術(shù)和計算有助于客戶優(yōu)化 Allegro、電流傳感器 IC 性能。

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